编辑器的选择


利用CTSDs提高ADC信号链设计时间的精度

2021年9月29日编辑器的选择

在许多数字处理应用和算法中,对所有转换器技术的更高分辨率和精度的需求在过去20年有所增加。通过使用外部数字控制器,模拟数字转换器(adc)有限的分辨率/精度得到了提高,通过使用软件技术,如平均和优化滤波方案,可以提取和提供更精确的结果。

为了减少数字微控制器或数字信号处理器(DSP)的大量后处理,设计师可以使用高性能精密ADC。这将减少数字方面的优化时间,也可以考虑使用低成本的微控制器或DSP。

精密adc的应用和市场是广泛的:

•工业仪表:振动分析,温度/压力/应变/流量测量,动态信号分析,声学分析。

•医疗器械:电生理学、血液分析、心电图(EKG/ECG)。

•国防应用:声纳、遥测技术。

测试和测量:音频测试,硬件环路,电能质量分析。

ADC处理的模拟输入信号可以是带有电压、电流输出的传感器信号,也可以是带宽从直流到几百kHz的反馈控制环路信号。ADC的数字输出格式和速率取决于后续数字控制器所需要的应用和后处理。通常,信号链设计者遵循奈奎斯特采样定理,将ADC的输出数据率(ODR)编程为数字控制器的至少两倍输入频率。大多数adc提供了基于感兴趣的信号频带调整输出数据率的灵活性。

对于目前可用的ADC,在ADC与输入信号交互之前,需要经过几个信号调理阶段。有严格要求的信号调理电路需要围绕特定的和单独的ADC技术进行设计和定制,以确保能够实现ADC数据表的性能。

信号链设计者的工作不会在选择ADC之后停止。通常需要相当多的时间和精力来设计和微调这个周边。模拟设备以设计模拟工具和模型的形式提供了高水平的技术支持,以克服大多数固有的设计挑战。

一种新方法:使用CTSD架构简化设计旅程

连续时间sigma-delta (CTSD)架构,主要用于音频和高速adc,正在为精密应用量身定制,以实现最高的精度,同时利用其独特的信号链简化特性。这种体系结构的优点消除了设计外围的负担。图2显示了如何通过使用这个新解决方案来实现高通道密度,将当前ADC信号链简化并缩小68%的小片段。

为了说明CTSD ADC技术为信号链带来的简化,本文重点介绍了用于一般应用的现有信号链设计中涉及的一些关键挑战,以及CTSD ADC如何缓解这些挑战。

因此,让我们从现有信号链的几个设计步骤开始,第一个任务是选择最适合目标应用的正确ADC。

步骤1:选择ADC

在选择范围广泛的adc时,重要的考虑因素是分辨率和精度、信号带宽、ODR、信号类型和要处理的范围。通常,在大多数应用中,数字控制器要求其算法处理输入信号的幅值、相位或频率。

为了准确地衡量前面的任何因素,在数字化过程中增加的误差需要最小化。主要误差及其对应的测量术语详见表1。

表1中的性能指标与信号幅度和频率有关,一般称为交流性能参数。

对于直流或近直流应用,如功率计量处理50至60赫兹输入信号,ADC误差,如偏置、增益、INL和闪烁噪声,必须考虑在内。这些直流性能参数还要求与应用程序的预期用途相关的一定程度的温度稳定性。

Analog Devices提供广泛的业界领先的高性能adc,以满足多种应用的系统需求,无论是基于精度的、基于速度的,还是基于有限的功率预算。仅仅比较一组ADC规范和另一组ADC并不是选择ADC的方法。必须考虑整体系统性能和设计挑战,这就是ADC技术或架构的选择发挥作用的地方。

传统上有两大类ADC架构。最流行的是逐次逼近寄存器(SAR) ADC,它遵循简单的奈奎斯特定理。它指出,如果以其两倍的频率采样,信号可以被重建。SAR adc的优点是具有优良的直流性能和小的外形因素,具有低延迟和随ODR可伸缩的功耗。

第二种技术选择是离散时间sigma-delta (DTSD) ADC,它的工作原理是样本数量越多,丢失的信息就越少。因此,采样频率远高于所述奈奎斯特频率,这种方案称为过采样。这种架构的另一个优点是,由于采样而增加的误差在感兴趣的频带内最小。因此,DTSD adc具有优秀的直流和交流性能,但延迟更高。

图3展示了SAR和DTSD adc的典型模拟输入带宽,以及一些不同速度和分辨率的流行产品。“精确快速搜索”功能也可以参考,以帮助您选择ADC。

此外,一种新的精密adc现在是可用的。它们基于CTSD adc,与DTSD adc的性能相当,但它们在简化整个信号链设计过程方面是独特的。在现有信号链的接下来几个设计步骤中突出的挑战可以由这个新的ADC家族解决。

步骤2:接口输入到ADC

由ADC处理输出的传感器可能具有很高的灵敏度。设计者必须对传感器接口的ADC输入结构有很好的理解,以确保ADC误差不会掩盖或扭曲实际传感器信号。

在传统的SAR DTSD adc中,其输入结构称为开关电容采样保持电路,如图4所示。在每个采样时钟边缘,当采样开关改变其ON/OFF状态时,需要支持有限的电流需求,以使保持电容充电或放电到一个新的采样输入值。这个电流需求需要由输入源提供,在我们讨论的情况下是传感器。此外,开关本身有一些片上寄生电容,将一些电荷注入到源,这被称为电荷注入反冲。增加的误差源也需要被传感器吸收,以避免传感器信号的破坏。

大多数传感器无法提供如此大的电流,这表明它们不能直接驱动开关电路。在另一种情况下,即使传感器能够支持这些电流需求,传感器的有限阻抗也会在ADC输入处增加一个误差。电荷注入电流是输入的函数,这个电流导致一个依赖于输入的电压降通过传感器阻抗。如图4a所示,ADC的输入是错误的。解决这些问题的一个解决方案是在传感器和ADC之间放置一个驱动放大器,如图4b所示。

现在我们需要为这个放大器设定标准。首先,放大器应该支持充电电流并吸收电荷注入反冲。接下来,这个放大器的输出需要在采样边缘的末端完全确定,这样ADC的采样输入就不会增加误差。这意味着放大器应该有能力提供瞬态电流步长,映射到高的转换速率,并提供对这些瞬态事件的快速稳定响应,映射到高带宽。随着ADC的采样频率和分辨率的增加,满足这些要求变得至关重要。

对于设计人员,尤其是那些从事中等带宽应用的设计人员来说,最大的挑战是为ADC确定合适的放大器。如前所述,Analog Devices提供了一组仿真模型和精确的ADC驱动工具来简化这一步骤,但对于设计人员来说,这是实现ADC数据表性能的额外设计步骤。一些新时代的SAR和DTSD adc通过使用新的采样技术来完全减少瞬态电流需求,或者通过集成放大器来缓解这一挑战。但这两种解决方案都限制了信号带宽的范围或降低了ADC的性能。

CTSD adc通过提供易于驱动的电阻输入而不是开关电容输入来解决这一挑战。这表明对高带宽、大回转速率放大器没有硬性要求。如果传感器可以直接驱动这个电阻性负载,它们可以直接连接到CTSD ADC;否则,任何低带宽、低噪声放大器都可以在传感器和CTSD ADC之间连接。

步骤3:将引用连接到ADC

与引用接口所涉及的挑战与输入接口类似。传统adc的参考输入也是一个开关电容。在每个采样时钟边缘,参考源都需要对内部电容充电,因此要求大的开关电流和良好的稳定时间。

现有的参考ic不能支持大的开关电流需求,而且带宽有限。第二个接口挑战是来自这些参考的噪声比ADC的噪声大。为了过滤这种噪声,使用了一阶RC电路。一方面我们对参考噪声进行了带宽限制,另一方面我们要求快速的稳定时间。这是需要满足的两个相反的要求。由于这个原因,一个低噪声缓冲器被用来驱动ADC基准引脚,如图5b所示。根据ADC的采样频率和分辨率,确定了该缓冲器的转换速率和带宽。

同样,与我们的精密输入驱动工具一样,Analog Devices也有工具来模拟和选择ADC的正确参考缓冲区。与输入类似,一些新时代的SAR和DTSD adc也有集成参考缓冲器的选项,但它们有性能和带宽限制。

使用CTSD ADC可以完全跳过这个设计步骤,因为它为驱动电阻负载提供了一个新的、简单的选择,不需要这样一个高带宽、大旋转速率缓冲区。带有低通滤波器的基准集成电路可以直接连接到基准引脚。

第四步:使信号链不受干扰

对连续信号进行采样和数字化会造成信息丢失,这被称为量化噪声。采样频率和位数设置了ADC架构的性能限制。

在解决了参考和输入的性能和接口挑战之后,下一个挑战是解决高频(HF)干扰/噪声折叠到感兴趣的低频带宽的问题。这被称为混叠或折叠。这些反射的高频或带外干扰图像进入感兴趣的带宽导致信噪比(SNR)下降。

引用采样定理,采样频率附近的任何音调都会折回带内,如图6所示,这会在感兴趣的频带内产生不必要的信息或错误。

缓解折返影响的一种解决方案是使用一种称为抗混叠滤波器(AAF)的低通滤波器来衰减不需要的干扰的幅度,这样当衰减的干扰在带内折返时,所需的信噪比仍能保持。这种低通滤波器通常与驱动器放大器合并,如图7所示。

在设计这种放大器时,最大的挑战是在更快的稳定和低通滤波要求之间找到平衡。另外一个挑战是,这个解决方案需要针对每个应用程序需求进行微调,这限制了跨各种应用程序采用单平台设计。Analog Devices有许多抗混叠滤波器工具设计,以帮助设计者克服这一挑战。

这种抗干扰能力是由CTSD ADC本身固有的别名排斥特性解决的,这是CTSD ADC独有的特性。采用这种技术的adc不需要AAF。因此,我们将更近一步直接接口一个CTSD ADC到传感器不需要太多的努力。

步骤5:选择ADC时钟频率和输出数据率

接下来,让我们讨论一下我们讨论过的两类传统adc的时钟要求。DTSD是一个过采样ADC,这意味着ADC的采样率高于奈奎斯特采样率。但将ADC过采样数据直接提供给外部数字控制器意味着我们用大量冗余信息超载了它。在过采样系统中,核心ADC输出使用片上数字滤波器进行抽取,使最终ADC数字输出具有较低的数据速率,通常为信号频率的两倍。

对于DTSD ADC,设计者需要计划为核心ADC提供高频采样时钟,并编写所需的输出数据速率。ADC将在这个期望的ODR和ODR时钟上给出最终的数字输出。数字控制器使用这个ODR时钟来记录数据。

接下来,我们讨论了通常遵循奈奎斯特定理的SAR adc的时钟要求。在这里,ADC的采样时钟由数字控制器提供,时钟也作为ODR。但是,由于采样保持时间需要很好地控制,以获得ADC的最佳性能,因此时钟的时间灵活性较低,这也表明数字输出的时间需要与这些要求很好地对齐。

在理解这两种架构的时钟需求时,我们看到ODR与ADC的采样时钟耦合,这在许多ODR可以漂移或动态改变,或需要调整到模拟输入信号频率的系统中是一个限制。

CTSD ADC与一个新颖的异步采样率转换器(ASRC)耦合,在任何期望的ODR重采样核心ADC数据。ASRC还使设计人员能够在任何频率上粒度化地设置ODR,并超越了将ODR限制在采样频率的倍数的古老限制。ODR的频率和时间要求现在纯粹是数字接口的功能,与ADC采样频率完全解耦。这个功能简化了信号链设计者的数字隔离设计。

步骤6:外接数字控制器

传统上,adc与数字控制器通信有两种数据接口方式。一个是ADC作为主机,提供数字/ODR时钟,并决定时钟的边缘,以便数字控制器对ADC数据进行时钟输入。另一种是宿主模式(接收模式),其中数字控制器是宿主,提供ODR时钟,并决定ADC数据的时钟边缘。

继续从步骤5开始,如果设计者选择DTSD ADC, ADC作为后续数字控制器的主机,因为ADC提供ODR时钟。如果选择了SAR ADC,则数字控制器需要提供ODR时钟,这意味着SAR ADC总是被配置为宿主外设。因此,明显的限制是一旦选择了ADC架构,数字接口就被限制在宿主模式或宿主模式。无论ADC架构如何,目前在选择接口方面都没有灵活性。

与CTSD ADC耦合的新型ASRC使设计人员能够独立配置ADC数据接口模式。这为高性能ADC可以配置在任何适合应用程序的数字控制器模式的应用程序打开了一个全新的机会,而不考虑ADC架构。

把它们放在一起

图9显示了传统信号链的构建块,该模拟前端(AFE)包括一个ADC输入驱动器,一个别名抑制滤波器和一个可以被CTSD ADC大大简化的参考缓冲区。图10a展示了一个带有DTSD ADC的示例信号链,需要大量的设计工作来微调和推导ADC的数据表性能。为了方便客户的使用,Analog Devices提供了一些参考设计,这些参考设计可用于这些adc的各种应用程序,并可重复使用或重新调整。

图10b显示了带有简化模拟输入前端的CTSD ADC的信号链,因为其ADC核心在输入和参考端没有开关电容采样器。开关采样器被移到ADC核心的后期阶段,使信号输入和参考输入纯电阻。这导致了几乎非采样ADC,使其成为自己的一类。此外,这类adc的信号传递函数模拟抗混叠滤波器响应,这意味着它固有地衰减噪声干扰。使用CTSD技术,ADC被简化为一个简单的即插即用组件。

综上所述,CTSD ADC简化了信号链的设计,同时实现了与传统ADC信号链相同性能水平的系统解决方案,并具有以下优点:

•提供无别名、低延迟的信号链,具有良好的信道到信道相位匹配。

•简化模拟前端,无需增加高带宽输入和参考驱动缓冲器的选择和微调步骤,从而实现更高的通道密度。

•打破ODR作为采样时钟函数的障碍。

•外部数字控制器可独立控制接口。

•提高信号链的可靠性等级,这是外围部件减少的直接结果。

•减少尺寸,减少68%的材料清单,为客户提供更快的上市时间。

欲了解更多信息,请联系康拉德·库切,奥创·阿罗, +27 11 923 9600ccoetzee@arrow.altech.co.zawww.altronarrow.com


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