模拟、混合信号、大规模集成电路


弹道式纳米晶体管可能会导致更小更快的硅芯片

2000年1月26日模拟、混合信号、大规模集成电路

朗讯科技公司贝尔实验室的研究人员已经开发出一种方法来显著改善纳米级晶体管中的电流流动——这一特性可能有助于半导体工业继续制造更小更快的硅芯片。该装置被称为“弹道式纳米晶体管”,因为其几乎不受阻碍的电流流动——类似于在空气中呼啸而过的子弹——据说其体积大约是当今晶体管的四倍。

近年来,半导体工业通过减小晶体管的尺寸来提高芯片的开关速度,从而提高了芯片的性能。然而,晶体管的一个组成部分——它的绝缘层——将限制持续收缩,因为当它变得太薄时会发生短路。绝缘层位于晶体管的栅极和沟道之间,栅极使电流通断,沟道使电流流过。

为了克服绝缘层带来的限制,贝尔实验室的研究人员决定解决限制晶体管速度的另一个主要因素:电流流过通道时遇到的电阻。在今天的硅基晶体管中,只有35%的输入电流通过通道从晶体管的“源”流向“漏”;其余部分在与绝缘层粗糙边缘碰撞时散射。

贝尔实验室的研究人员格雷格·蒂姆说:“穿过通道的电子就像一个弹球游戏中的球。”。“在我们的设备中,我们不仅使沟道非常短以最小化沟道电阻,而且我们还通过使绝缘层比传统晶体管更平滑来去除几乎所有的“弹球缓冲器”。这导致85%的电流从源极传输到漏极,从而产生弹道传输。”

尽管其他研究人员已经在纳米晶体管中获得了弹道效应,但他们需要将器件冷却到-200°C以减少散射,或者他们使用了奇异材料。贝尔实验室的纳米晶体管有一个40纳米的栅极,其沟道长度为25纳米。

当Timp和他的同事们测试新设备时,他们惊讶于一个反直觉的发现,这可能对半导体行业有影响。起初,研究人员测试了栅氧化层厚度仅为1,3纳米的纳米晶体管,而今天的平均厚度为2,8纳米。驱动电流效率约为75%。然而,当研究人员对稍厚的栅氧化层(1,6纳米)进行计算机模拟时,他们预测85%的效率似乎很奇怪,因为较厚的栅氧化层通常会阻碍电流流动。

实验结果证实了这一预测,这可能会缓解行业对制作更薄栅氧化层的需求。Timp说:“当栅氧化层稍厚时,电子的传播似乎更好,因为电子不会被栅氧化层正上方的栅吸引。”。





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